📋 下载信息如上所示 📱 积分兑换即可
🔐 1.关注公众号，领取解压密码
⚡ 2.链接问题请反馈，当天响应
📱 扫码关注 · 获取解压密码
面向FPGA和SoC设计的集成开发环境，涵盖设计输入、综合、布局布线、时序分析与编程下载全流程
- 支持VHDL/Verilog/SystemVerilog设计输入与综合
- 提供时序驱动布局布线与静态时序分析
- 集成Signal Tap逻辑分析仪与功耗分析工具
当前版本：18.1
© 版权声明
本站资源内容均来自互联网,本站只是搬运工，版权归原作者所有，如有侵权配合处理。
THE END
暂无评论内容